题目内容
（请给出正确答案）
[单选题]
在VHDL中，PROCESS本身是（）语句。
A.顺序
B. 顺序和并行
C. 并行
D. 任何
提问人：网友zhouzhixun
发布时间：2022-01-07
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A.进程由说明部分、结构体部分、和敏感信号三部分组成
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号
C.PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
D.当前进程中声明的变量不可用于其他进程
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第2题
在VHDL语言中，下列对进程（PROCESS)语句的语句结构及语法规则的描述中，正确的是_______。
A. PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B. 敏感信号参数表中，应列出进程中使用的所有输入信号;
C. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成;
D. 当前进程中声明的信号也可用于其他进程。
第3题
以下说法正确的是：
A.process内部语句为顺序语句，一条执行完毕后执行下一条。
B.process是顺序语句。
C.VHDL语言中，虽然信号signal和变量variable有区别，但某些时候使用两者的效果没有区别。
D.Library和Use是VHDL语言的基本结构，不能省略。
第5题
在VHDL程序中，以下4个部分，（）可以有顺序执行语句。
A.结构体（ARCHITECTURE）
B. 进程（PROCESS）中的关键词BEGIN前
C. 进程（PROCESS）中的关键词BEGIN后
D. 程序包（PACKAGE）
第7题
在VHDL程序中，以下4个部分，（）可以有顺序执行语句
A．结构体（ARCHITECTURE）
B．进程（PROCESS）中的关键词BEGIN前
C．进程（PROCESS）中的关键词BEGIN后
D．程序包（PACKAGE）
第10题
在VHDL语言中，下列对时钟边沿检测描述中，错误的是
A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
