设计一个4位字序列信号发生器，依次循环输出8个字序列信号，要求每个字序列信号有4位，并行输出，并符合循环码

用Verilog HDL设计一个序列长度为16的序列信号发生器时，需要设置一个(  )位的寄存器型变量。

由74LS194和74LS161组成的序列信号发生器属于哪种综合性数字系统（ ）。

在取74X163计数器的中间N个状态构成计数序列时，应选用什么方法来构成计数器？

用D触发器及少量门电路设计能够自启动的000101序列信号发生器。

对照原图，观察哪一张（多张）效果图使用过符号着色器工具（）

（14分）已知T215计数器的功能表及简化的逻辑符号分别如表5和图5.a所示。 表5 T215计数器功能表 图5.a 1、用T215和最少的门组成一个8421BCD码的九进制减法计数器。 2、用T215和最少的门组成一个40进制加法计数器（8421BCD编码）。 3、分析由两片T215计数器构成的图5.c所示电路的功能是：（）进制、（）法计数器、采用（）编码。 图5.c

给出下列器件: 74LS194、74LS169、74LS161、74LS151及少量门电路,试设计一个输出序列为01001100010111的序列信号发生器。(1)采用反馈移位型结构实现电路。(2)采用计数型结构实现电路。

利用集成电路芯片555定时器、10→4优先编码器74HC147和十进制计数器74HC160，设计一个信号发生器。要求可以分别(但不同时)输出以下频率的方波信号：151.20kHz，75.60kHz，50.40kHz，37.80kHz，30.24kHz，25.20kHz，21.60kHz，18.90kHz，16.80kHz。必要时可使用少量门电路。

设计一个串行数据检测器。要求当串行数据X输入1010时，电路输出高电平1，否则输出低电平0。

试用最少的触发器和与非门设计一个五进制加/减计数器。