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[主观题]
VerilogHDL语法中assign赋值中等号左边的信号应为 型，always块中等号左边的信号应为 型。（说明：请填入wire或者reg）。
提问人：网友qxf1547
发布时间：2022-01-07
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第6题
verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是
A.assign a=b
B.assign b=a
C.assign a=b & c
D.assign a=b ^ c ^ d
E.b ＜=＞
F.b ＜= a &＞
第7题
以下说法正确的是： A 注意两个等号一起==是关系运算符，用于比较两个操作数是否相等。 B 一个等号=是赋值运算符，将=右边表达式的值赋给左边的变量。 C ==与=两种运算两者都可以比较两边的表达式是否相等，没有本质区别。 D = 的左边可以是单一变量表达式，也可以是其他任意表达式。
A.A 注意两个等号一起==是关系运算符，用于比较两个操作数是否相等。
B.B 一个等号=是赋值运算符，将=右边表达式的值赋给左边的变量。
C.C ==与=两种运算两者都可以比较两边的表达式是否相等，没有本质区别。
D.D = 的左边可以是单一变量表达式，也可以是其他任意表达式。
