![](https://lstatic.shangxueba.com/jiandati/h5/images/m_q_title.png)
[主观题]
VerilogHDL语法中assign赋值中等号左边的信号应为 型,always块中等号左边的信号应为 型。(说明:请填入wire或者reg)。
提问人:网友qxf1547
发布时间:2022-01-07
A.assign a=b
B.assign b=a
C.assign a=b & c
D.assign a=b ^ c ^ d
E.b <=>
F.b <= a &>
A.A 注意两个等号一起==是关系运算符,用于比较两个操作数是否相等。
B.B 一个等号=是赋值运算符,将=右边表达式的值赋给左边的变量。
C.C ==与=两种运算两者都可以比较两边的表达式是否相等,没有本质区别。
D.D = 的左边可以是单一变量表达式,也可以是其他任意表达式。
为了保护您的账号安全,请在“简答题”公众号进行验证,点击“官网服务”-“账号验证”后输入验证码“”完成验证,验证成功后方可继续查看答案!