题目内容
（请给出正确答案）
[单选题]
在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？
A.条件语句： if…； else…；
B.条件语句： if…； else if…； else if…； else…；
C.多路分支语句： case（…） …； …； …； default：…; endcase
D.循环语句结构: for(…; …; …) statement;
E.条件语句： if…；
提问人：网友wu30wu000
发布时间：2022-01-07
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A、该模块是一个组合逻辑电路。
B、reset端口具有异步置0功能。
C、load端口具有异步置1功能。
D、该模块描述了一个D触发器。
Module register (A, Q1,Q2,Q3,CP) Input A, CP; Output Q1,Q2,Q3; Reg Q1,Q2,Q3; always@(posedge CP) begin _____________ end endmodule
