题目内容 (请给出正确答案)
[单选题]

关于以下程序,下列说法正确的是: module Learn5_1 (y, a, b, c); input a, b, c; output y; reg y, rega; always @ (a or b or c) begin if (a&b) rega=c; y=rega; end endmodule

A.该程序中不会产生锁存器

B.该程序是组合逻辑电路

C.当输入为a = 1; b = 1; c = 0 时,输出y = 1

D.当且仅当a,b,c同时发生变化时,always块内的语句才会执行

提问人:网友ouyang0917 发布时间:2022-01-06
参考答案
查看官方参考答案
如搜索结果不匹配,请 联系老师 获取答案
网友答案
查看全部
  • · 有3位网友选择 A,占比33.33%
  • · 有3位网友选择 D,占比33.33%
  • · 有2位网友选择 B,占比22.22%
  • · 有1位网友选择 C,占比11.11%
匿名网友 选择了A
[73.***.***.90] 1天前
匿名网友 选择了D
[215.***.***.111] 1天前
匿名网友 选择了A
[73.***.***.90] 1天前
匿名网友 选择了B
[20.***.***.24] 1天前
匿名网友 选择了D
[215.***.***.111] 1天前
匿名网友 选择了A
[211.***.***.19] 1天前
匿名网友 选择了B
[29.***.***.228] 1天前
匿名网友 选择了A
[235.***.***.105] 1天前
匿名网友 选择了D
[108.***.***.102] 1天前
匿名网友 选择了C
[203.***.***.189] 1天前
匿名网友 选择了D
[253.***.***.159] 1天前
匿名网友 选择了B
[20.***.***.24] 1天前
匿名网友 选择了B
[20.***.***.24] 1天前
匿名网友 选择了D
[215.***.***.111] 1天前
匿名网友 选择了A
[211.***.***.19] 1天前
匿名网友 选择了B
[29.***.***.228] 1天前
匿名网友 选择了A
[235.***.***.105] 1天前
匿名网友 选择了D
[108.***.***.102] 1天前
匿名网友 选择了C
[203.***.***.189] 1天前
匿名网友 选择了D
[253.***.***.159] 1天前
加载更多
提交我的答案
登录提交答案,可赢取奖励机会。
更多“关于以下程序,下列说法正确的是: module Learn5…”相关的问题
第1题
Verilog程序如下,则下列说法中正确的是()。moduleLearn4_2(A,EN,Y)output[7:0]Y;input[2:0]A;i
Verilog程序如下,则下列说法中正确的是()。

moduleLearn4_2(A,EN,Y)output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;wire[3:0]temp={A,EN};alwayscase(temp)4’b0001:Y=8’b00000001;4’b0011:Y=8’b00000010;4’b0101:Y=8’b00000100;4’b0111:Y=8’b00001000;4’b1001:Y=8’b00010000;4’b1011:Y=8’b00100000;4’b1101:Y=8’b01000000;4’b1111:Y=8’b10000000;default:Y=8’b1111111;endcaseendmodule

A、当EN=1时,将二进制数A转换为其对应的独热码

B、因为缺少break,程序功能将无法实现

C、当EN=0时将输出全部置为1

D、该程序会生成锁存器

点击查看答案
第2题
下面是一个状态机的程序。根据程序描述的逻辑功能,下列说法正确的是()。moduleLearn8_1(clk,din,dout);inputclk,din;outputregdout;reg[1:0]Current_state,Next_state;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)beginCurrent<=Next;endalways@(Current_stateordin)case(Current_state)S0:begindout=0;if(!din)Next_state=S0;elseNext_state=S1;endS1:begindout=1;if(din)Next_state=S1;elseNext_state=S2;endS2:begindout=0;if(din)Next_state=S2;elseNext_state=S3;endS3:begindout=0;if(!din)Next_state=S3;elseNext_state=S0;enddefault:begindout=0;Next_state=S0;endendcaseendmodule

A、该状态机是mealy型状态机

B、该状态机是moore型状态机

C、该状态机的输出只取决于当前的状态

D、当输入为111001时,输出为0111000

点击查看答案
第3题
下面这段程序中,clk为时钟信号输入,set为复位信号,y1和y2驱动发光二极管,高电平点亮。set置0,待时钟上升沿,同步初始化;之后set置1,开始运行。则下列说法中正确的是:()。

moduleLearn6_2(clk,set,y1,y2);inputclk,set;outputregy1,y2;rega1,a2;always@(posedgeclk)beginif(!set)begina1<=1;a2<=1;y1<=1;y2<=1;endelsebegina1=(~y1);y1=(~a1);a2<=(~y2);y2<=(~a2);endendendmodule

A、y1在时钟上升沿循环亮灭

B、y1保持常亮

C、y2在时钟上升沿循环亮灭

D、y2保持常亮

点击查看答案
第4题
关于以下程序,下列说法中正确的是()。moduleMux21(a,b,s,y);inputa,b;inputs;outputy;regy;always@(aorbors)if(!s)y=a;elsey=b;endmodule
A、每当a或b或s生变化时,将执行always模块内语句

B、a,b可以被定义为wire型

C、该程序输出的表达式为y=(~s)a+sb

D、y可以被定义为wire型

点击查看答案
第5题
定义int x=5, y=6;执行下述程序后,变量y的值是___.

A、1

B、11

C、6

D、0

点击查看答案
第6题
【单选题】以下C程序正确的运行结果是 。 main() { long y=-43456; printf ("y=%-8ld\n",y); printf ("y=%-08ld\n",y); printf ("y=%08ld\n",y); printf ("y=%+8ld\n",y); }

A、y=□□-43456 y=-□□43456 y=-0043456 y=-43456

B、y=-43456 y=-43456 y=-0043456 y=+□-43456

C、y=-43456 y=-43456 y=-0043456 y=□□-43456

D、y=□□-43456 y=-0043456 y=00043456 y=+43456

点击查看答案
第7题
moduleLearn8_2(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)begincurrent_state<=next_state;endalways@(current_stateordin)begincase(current_state)S0:beginif(din==0)beginnext_state=S0;op=0;endelsebeginnext_state=S1;op=1;endendS1:beginif(din==1)beginnext_state=S1;op=1;endelsebeginnext_state=S2;op=0;endendS2:beginif(din==1)beginnext_state=S2;op=0;endelsebeginnext_state=S3;op=1;endendS3:beginif(din==0)beginnext_state=S3;op=0;endelsebeginnext_state=S0;op=1;endenddefault:beginop=0;next_state=S0;endendcaseendendmodule()。

A、该状态机是mealy型状态机

B、状态机的状态和输出仅在时钟上升沿改变

C、该状态机的输出只取决于当前的状态

D、该状态机的输出与下个状态也相关

点击查看答案
第8题
下列程序运行后得到的图形是()。 [x,y]=meshgrid(1:5,1:6); z=5*ones(size(x)); surf(x,z,y);

A、

B、

C、

D、

点击查看答案
第9题
根据程序描述的逻辑功能,下列说法正确的有: module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!ld) end> A、同步清零,同步置数

B、同步清零,异步置数

C、异步清零,同步置数

D、异步清零,异步置数

点击查看答案
账号:
你好,尊敬的用户
复制账号
发送账号至手机
密码将被重置
获取验证码
发送
温馨提示
该问题答案仅针对搜题卡用户开放,请点击购买搜题卡。
马上购买搜题卡
我已购买搜题卡, 登录账号 继续查看答案
重置密码
确认修改
欢迎分享答案

为鼓励登录用户提交答案,简答题每个月将会抽取一批参与作答的用户给予奖励,具体奖励活动请关注官方微信公众号:简答题

简答题官方微信公众号

警告:系统检测到您的账号存在安全风险

为了保护您的账号安全,请在“简答题”公众号进行验证,点击“官网服务”-“账号验证”后输入验证码“”完成验证,验证成功后方可继续查看答案!

微信搜一搜
简答题
点击打开微信
警告:系统检测到您的账号存在安全风险
抱歉,您的账号因涉嫌违反简答题购买须知被冻结。您可在“简答题”微信公众号中的“官网服务”-“账号解封申请”申请解封,或联系客服
微信搜一搜
简答题
点击打开微信