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[主观题]
设X(i)为串行同步输入序列,每时钟elk的上升沿时输入1个数据,每个X(i)数据是1位二进制数。检测电路将每连续5
设X(i)为串行同步输入序列,每时钟elk的上升沿时输入1个数据,每个X(i)数据是1位二进制数。检测电路将每连续5个X(i)数据分为一组,当其中有3个及3个以上的‘1’时,在第五个数据输入的clk周期内输出‘1’,否则输出‘0’。试用VHDL实现此检测电路。画出状态图。
提问人:网友anonymity
发布时间:2022-01-06
设X(i)为串行同步输入序列,每时钟elk的上升沿时输入1个数据,每个X(i)数据是1位二进制数。检测电路将每连续5个X(i)数据分为一组,当其中有3个及3个以上的‘1’时,在第五个数据输入的clk周期内输出‘1’,否则输出‘0’。试用VHDL实现此检测电路。画出状态图。
A、2,2
B、2,3
C、3,2
D、3,3
A.p=i+l
B.pi不确定
C.pi=n-(i-k)
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