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[主观题]
用D触发器作为存储元件，设计一个脉冲异步时序逻辑电路。该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入脉冲作用下输出端Z产生一个借位脉冲，平时Z输出0。要求： （1）作出状态表和状态图 （2）确定激励函数和输出函数 （3）画出逻辑电路图
提问人：网友wylw001
发布时间：2022-01-07
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A.组合逻辑电路
B.同步时序逻辑电路
C.脉冲异步时序逻辑电路
D.电平异步时序逻辑电路
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第2题
下列关于脉冲异步时序逻辑电路描述正确的有（）。
A.对输入端脉冲的宽度没有要求
B.不允许两个或两个以上的输入端同时出现脉冲
C.只能够使用钟控触发器作为存储元件
D.设计时使用上升或者下降沿的同种类触发器可能会影响电路的功能
第5题
分析下面的电路，其中的触发器均是下降沿触发的T触发器，下列说法正确的有（）。
A.这是一个脉冲异步时序逻辑电路
B.这是一个异步模五计数器
C.该电路存在挂起
D.该电路是Mealy型电路
第7题
对于脉冲异步时序逻辑电路，下列说法正确的是（）。
A.触发器的时钟端当作默认的时间基准处理
B.N个输入信号需考虑2N种输入情况
C.Mealy型电路的输出信号一定是脉冲信号
D.都不正确
第9题
分析：时序逻辑电路如下图所示，试分析电路的逻辑功能，写出电路的驱动方程，列出6个CP脉冲作用下Q0、Q1、Q2的状态表，该电路是同步还是异步工作方式？（各触发器初始状态为000）。 
分析：时序逻辑电路如下图所示，试分析电路的逻辑功能，写出电路的驱动方程，列出6个CP脉冲作用下Q0、Q1、Q2的状态表，该电路是同步还是异步工作方式？（各触发器初始状态为000）。
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第10题
同步时序逻辑电路与异步时序逻辑电路的区别在于（）
A.同步时序逻辑电路所有触发器状态的变化都是在同一时钟信号操作下同时发生，异步时序电路触发器状态的变化不是同时发生的
B.同步时序逻辑电路只有一个时钟输入，异步时序电路必须有多个时钟输入
C.同步时序逻辑电路可以有多个时钟输入，异步时序电路也可以只有一个时钟输入
D.同步时序逻辑电路和异步时序逻辑电路都可有多个时钟输入
