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[主观题]

在设计同步时序逻辑电路时，实现相同功能，使用D触发器的电路一定比使用JK触发器的电路简单。

提问人：网友flyhighme 发布时间：2022-01-06

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第1题

已知下降沿触发的D触发器电路如图所示，（1）说明触发器的刷新时刻；（2）设触发器初态为零，试画出在时钟作用下的输出端Q的波形。

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第2题

时序逻辑电路中一定含（）。

A. 触发器

B. 组合逻辑电路

C. 移位寄存器

D. 译码器

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第3题

下列属于组合逻辑电路的是（）

A、编码器

B、RS触发器

C、D触发器

D、JK触发器

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第4题

一个时序逻辑电路，X是输入，Y是输出，请问输入序列是什么？

A、00000011111

B、00000000111

C、00100001111

D、00100011111

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第5题

下列器件（）可以作为同步时序逻辑电路的存储元件

A、D触发器

B、T触发器

C、JK触发器

D、基本RS锁存器

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第6题

已知D触发器的连接电路如图，其输出端Q的表达式为：。

A、

B、

C、

D、=0

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第7题

同步时序电路和异步时序电路比较，其差异在于（）

A、是否有触发器

B、是否同时得到时钟脉冲

C、是否有稳定状态

D、输出是否只与内部状态有关

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第8题

下面不是时序逻辑电路的一项是（）。

A、移位寄存器器

B、寄存器

C、计数器

D、译码器

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第9题

下列不属于时序逻辑电路的是( )

A、数码寄存器

B、编码器

C、触发器

D、可逆计数器

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