题目内容
(请给出正确答案)
[单选题]
用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时,在always语句的敏感参数表中,必须包含有( )参数。
A.clk
B.posedge clk
C.negedge clk
D.negedge clk
提问人:网友anonymity
发布时间:2022-01-06
A.clk
B.posedge clk
C.negedge clk
D.negedge clk
A.clk B.posedge clk C.negedge clk D.posedge clk
A.需要列出时钟信号和清除信号标识符的有效边沿
B.只需要列出时钟信号标识符的有效边沿
C.只需要列出时钟清除信号标识符的有效边沿
D.只需要列出时钟清除信号或者时钟信号标识符的有效边沿
A.需要列出时钟信号和清除信号标识符的有效边沿
B.只需要列出时钟信号标识符的有效边沿
C.只需要列出时钟清除信号标识符的有效边沿
D.需要列出时钟清除信号或者时钟信号标识符的有效边沿
A.clk B.posedge clk C.negedge clk D.posedge clk
A.需要列出时钟信号和清除信号标识符的有效边沿
B.只需要列出时钟信号标识符的有效边沿
C.只需要列出时钟清除信号标识符的有效边沿
D.需要列出时钟清除信号或者时钟信号标识符的有效边沿
A.需要列出时钟信号和清除信号标识符的有效边沿
B.只需要列出时钟信号标识符的有效边沿
C.只需要列出时钟清除信号标识符的有效边沿
D.只需要列出时钟清除信号或者时钟信号标识符的有效边沿
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