题目内容
（请给出正确答案）
[单选题]
不符合时钟信号分配原则的是（）。
A.使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同
B.尽量使用时钟双沿触发提高效率
C.减少时钟信号种类
D.避免使用门控时钟
提问人：网友cnjsstong
发布时间：2022-01-07
如搜索结果不匹配，请 
B.合理地安排活动
C.利用辅助器具简化活动
D.工作节奏适中
E.屏住呼吸进行活动
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第5题
下列描述中与其它选项不等价的是（）。
A、c = a && b;
B、c[3:0] = a[3:0] & b[3:0];
C、c[0] = a[0] & b[0]; c[1] = a[1] & b[1];c[2] = a[2] & b[2]; c[3] = a[2] & b[3];
D、for(i=0;i<=3;i=i+1) c[i]="a[i]" &>
第6题
关于if和case语句使用原则说法错误的是（）。
A、if语句面积大，延迟小；case语句面积小，速度慢。
B、if适合对速度无特殊要求的场合；case适合高速编解码电路。
C、if分支具有优先级，case分支无优先级。
D、if不可嵌套过多，否则组合延迟较大。
第7题
关于赋值语句说法不正确的是（）。
A、Verilog HDL支持过程赋值和连续赋值两种赋值
B、force/release 仅用于debug，对寄存器和线网均有效
C、避免使用disable语句
D、连续赋值一般给reg变量赋值
