题目内容
(请给出正确答案)
[单选题]
在verilog HDL中,下列语句哪个不是条件语句?()
A.if-else
B.case
C.casez
D.repeat
提问人:网友asyoungyu
发布时间:2022-01-06
A.if-else
B.case
C.casez
D.repeat
A、用do...while语句可实现分支程序设计
B、当循环条件不成立时,至少也要执行一次循环体
C、当循环条件不成立时,一次也不执行循环体
D、do...while与while结构完全相同
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