定义一个模块时，不能将input和inout端口声明为reg数据类型。

A.input型可以重新声明为reg型。

B.output型都是reg型。

C.inout不能在内部模块使用。

D.缺省的端口类型是wire型。

A.net类型；

B.reg类型；

C.reg 或net 类型；

D.整数类型

下面是一个寄存器模块的代码，哪一种说法不正确？ module ShiftReg (clk, rst, l_in, s, q); input clk, rst, l_in, s; output [7:0] q; reg [7:0] q; //在always语句中被赋值的信号要声明为reg类型 always @ (posedge clk) begin if (rst) q＜=8’b0; else if (s) end＞ A、这是一个7位寄存器模块

B、端口rst是同步置0的，高电平有效

C、是一个左移寄存器

D、如果s端口是高电平，输出左移，否则输出不变。

A.reg

B.wire

C.integer

D.real

A.Reg

B.Wire

C.input

D.output