题目内容
（请给出正确答案）
[单选题]
module CNT4（CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @（posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入：
A.reg
B.CLK
C.Q1
D.[3:0]
提问人：网友hhhh7143
发布时间：2022-01-07
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(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1<=0q2<=0;q3<=0;endelsebeginq1<=2;q2<=q1+1;q3<=q2+2;endendmodule(2)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1=0q2=0;q3=0;endelsebeginq1=2;q2=q1+1;q3=q2+2;endendmodule
A、第一段程序中q1=2,q2=1,q3=2
B、第一段程序中q1=2,q2=3,q3=5
C、第二段程序中q1=2,q2=1,q3=2
D、第二段程序中q1=2,q2=3,q3=5
