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[单选题]

用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式正确的是： .

A. 用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式

B. 用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式

C. 用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式

D. 用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式

提问人：网友serena_520 发布时间：2022-01-07

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第1题

用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式正确的是： .

A.

B.

C.

D.

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第2题

用T触发器设计N位同步二进制加法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式正确的是：

A.

B.

C.

D.

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第3题

用T触发器设计N位同步二进制加法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式正确的是：

A.

B.

C.

D.

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第4题

用T’触发器构成异步二进制加/减法计数器的各级时钟选取规则描述正确的是。

A、若为下边沿T’触发器，将前级电路的输出做本级的时钟信号，则可构成异步二进制加法计数器

B、若为上边沿T’触发器，将前级电路的输出做本级的时钟信号，则可构成异步二进制减法计数器

C、若为下边沿T’触发器，将前级电路的输出Q做本级的时钟信号，则可构成异步二进制加法计数器

D、若为上边沿T’触发器，将前级电路的输出Q做本级的时钟信号，则可构成异步二进制加法计数器

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第5题

构成同步二进制计数器一般应选用的触发器是

A.D触发器

B.R-S触发器

C.J-K触发器

D.T触发器

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第6题

用T及T’触发器均可构成同步计数器，但触发器更为方便。

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第7题

用D触发器设计一个8421码的同步模10加法计数器，当计数器值为奇数时，输出Z为1，否则Z为0。下面给出的设计过程错误的是（）。

A、需要4个D触发器

B、状态转换图：

C、需要5个D触发器

D、驱动方程及输出方程：

E、驱动方程及输出方程：

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第8题

考虑到触发器的触发特性，用构成异步二进制加法计数器应最简单。

A.T’触发器

B.T触发器

C.D触发器

D.JK触发器

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第9题

同步二进制计数器的每个触发器的时钟方程是相同的。

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