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第1题
一个VHDL模块是否必须有一个实体和一个结构体？是否可以有多个实体和结构体？简述它们的作用
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第2题
VHDL程序中，每个文件中都必须有一个实体
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第3题
VHDL语言是一种结构化设计语言;一个设计实体（电路模块)包括实体与结构体两部分，结构体描述___________。
A器件外部特性;
B器件的综合约束;
C器件外部特性与内部功能;
D器件的内部功能。
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第4题
一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（)。
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第5题
在VHDL中，一个设计实体可以拥有一个或多个（）。
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第6题
一个完整的VHDL程序，至少应包括三个基本组成部分是（）
A、实体、子程序、配置
B、实体、结构体、配置、函数
C、结构体、状态机、程序包和库
D、实体、结构体、程序包和库
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第7题
VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体。
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第8题
VHDL 程序使用的常量 是一个有名字的固定数值, 定义和设置常量主要是为了程序更易阅读和修改。 常量语句允许在（）中定义,
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第9题
●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包
含5部分，下面不属于这5部分的是(32)。
(32)A．实体
B．结构体
C．赋值
D．配置
第10题
Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
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