Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

A、/*...*/

B、{...}

C、if...else

D、module...endmodule

E、begin...end

F、

A、该模块是一个组合逻辑电路。

B、reset端口具有异步置0功能。

C、load端口具有异步置1功能。

D、该模块描述了一个D触发器。

A、Verilog HDL语言是一种硬件描述语言。

B、Verilog HDL语言是电子设计自动化的工具。

C、应用Verilog HDL语言设计电子电路，是硬件工程师应该掌握一项基本技能。

D、Verilog HDL语言没有固定的语法结构。

A．下降沿  B．上升沿  C．高电平  D．低电平