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[单选题]

VerilogHDL描述的电路设计的基本设计单元是（）

A.逻辑门

B.模块

C.过程块

D.端口

提问人：网友zhangqingbin 发布时间：2022-01-07

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第1题

使用Verilog HDL描述基本D触发器，输入端为D，CLK，输出端为Q。

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第2题

阅读下面的Verilog HDL语言程序。下列哪一个说法不正确。

A、该模块是一个组合逻辑电路。

B、reset端口具有异步置0功能。

C、load端口具有异步置1功能。

D、该模块描述了一个D触发器。

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第3题

【单选题】( )触发器是JK触发器在J=K条件下的特殊情况的电路

A、D

B、T

C、RS

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第4题

显示译码器是将二进制代码译码成显示器需要的驱动信号，因此显示译码器有( )。

A、二位输入端七位输出端

B、四位输入端七位输出端

C、四位输入端十位输出端

D、二位输入端十位输出端

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第5题

4位右移移位寄存器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计4位右移移位寄存器电路，建立4位右移移位寄存器的实验模式。通过电路仿真和硬件验证，进一步了解移位寄存器的功能和特性。

设计原理

4位右移移位寄存器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；DSR是串行数据输入端；Q[3..0]是4位右移移位寄存器的状态输出端。

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第6题

3线-8线译码器的设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计3线-8线译码器CT74138电路，建立CT74138的实验模式。通过电路仿真和硬件验证，进一步了解3线-8线译码器的功能和特性。

设计原理

3线-8线译码器CT74138的元件符号如图所示，3线地址输入端为C、B和A；8线译码输出端为Y7N～Y0N，低电平有效；G1、G2AN和G2BN是使能控制输入端，当G1、G2AN和G2BN为1、0和0时，译码器工作，当它们不是“100”时，译码器被禁止工作，全部输出均为无效电平(高电平“1”)。

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第7题

VerilogHDL语法中assign赋值中等号左边的信号应为型，always块中等号左边的信号应为型。（说明：请填入wire或者reg）。

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第8题

【单选题】( )是构成组合逻辑电路的基本单元:

A、触发器

B、门电路

C、门电路和触发器

D、以上都不是

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第9题

数字逻辑电路按功能来划分两大类,它们分别是( )。

A、组合逻辑电路

B、触发器

C、计数器

D、时序逻辑电路

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第10题

已知assign y=sel?D1:D2;当sel=1,D1=0,D2=1时，输出y=

A、1

B、0

C、10

D、01

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