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[主观题]
下面给出的程序是用VerilogHDL结构描述方式描述的一个电路模块，试画出与之对应的逻辑电路图。
提问人：网友18***469
发布时间：2022-06-06
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A.行为描述方式
B.数据流描述方式
C.自上而下描述方式
D.分步描述方式
E.结构描述方式
F.嵌套描述方式
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第4题
阅读下面一段Verilog HDL程序。哪一种说法是不正确的？ module basegate （a, b, noto, ando, oro);
阅读下面一段Verilog HDL程序。哪一种说法是不正确的？ module basegate (a, b, noto, ando, oro); //模块名，端口列表 input a; //输入端口声明 input b; output ando; //输出端口声明 output noto; output oro; //采用assign语句数据流描述方式 assign ando =a & b; //连续赋值语句 assign noto = ~a; assign oro =a | b; endmodule //模块结束语句
A、模块有5个端口；
B、采用了“数据流的描述方式” 对模块的逻辑功能进行描述
C、模块有2个输入端口；
D、采用了“结构描述方式”对模块的逻辑功能进行描述；
第7题
这是8位数码管的动态显示电路。读程序，找到计数器、mux、二进制译码器、显示译码器这四个模块。用第几行来描述。
这是8位数码管的动态显示电路。读程序，找到计数器、MUX、二进制译码器、显示译码器这四个模块。用第几行来描述。
第8题
下面描述中，不符合结构化程序设计风格的是A．使用顺序、选择和重复（循环)三种基本控制结构表示程序
下面描述中，不符合结构化程序设计风格的是
A．使用顺序、选择和重复(循环)三种基本控制结构表示程序的控制逻辑
B．注重提高程序的可读性
C．模块只有一个入口和一个出口
D．使用goto语句
第10题
下面描述不正确的是（）
A.用方程来描述时序电路，优点是方便画电路，但不能直观地看出电路的逻辑功能
B.时序电路任一时刻输出不仅取决于该时刻电路输入，而且还取决于电路的原来状态
C.用状态图描述触发的逻辑功能比用特征方程描述形象
D.以上描述至少有一个不正确
第11题
对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是
A.使用小括号（）进行区域限定操作
B.使用中括号[ ]进行区域限定操作
C.可以不用理会，正常的描述
D.使用begin...end方式进行区域限定操作
E.使用大括号{}进行区域限定操作
F.使用符号对/**/进行区域限定操作
