用Verilog HDL设计1位全加法器的模块如下列代码。阅读后，指出哪一个说法不正确？ module myadd （a,

用Verilog HDL设计1位全加法器的模块如下列代码。阅读后，指出哪一个说法不正确？ module myadd (a, b, cin, sum, cout); //模块名，端口列表 input a, b, cin; //输入端口声明 output sum, cout; //输出端口声明 reg sum, cout; reg m1, m2, m3; //变量声明 always @ (a or b or cin) //always过程连续赋值 begin sum = (a^b ) ^ cin; m1=a&b; m2=b&cin; m3=a&cin; cout= (m1|m2 ) | m3; end endmodule //模块结束语句

A、这模块不是全加器，而是半加器。

B、采用了行为的描述方式。

C、只要输入端a，b，c任何一个变化，该模块就会被触发，并执行一次加法。

D、begin-end内的语句是顺序执行的。