题目内容
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[单选题]
在基于Verilog HDL的触发器的设计中，能够实现上升沿触发器关键字是( )。
A.posedge
B.negedge
C.notif0
D.notif1
提问人：网友anonymity
发布时间：2022-01-06
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A．clk B．posedge clk C．negedge clk D．posedge clk
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第7题
用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。
A．clk B．posedge clk C．negedge clk D．negedge clk
第9题
如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ） module FF(Q,DATA,CLK) input DATA,CLK; output Q; reg Q; always @ (posedge CLK) begin Q <= data; end> A、该触发器对CLK信号的高电平敏感。
B、该触发器对CLK信号的低电平敏感。
C、该触发器对CLK信号的上升沿敏感。
D、该触发器对CLK信号的下降沿敏感。
