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[单选题]

在基于Verilog HDL的触发器的设计中，能够实现下降沿触发的关键字是( )。

A.posedge

B.negedge

C.notif0

D.notif1

提问人：网友anonymity 发布时间：2022-01-06

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第1题

在基于Verilog HDL的触发器的设计中，能够实现上升沿触发器关键字是( )。

A．posedge B．negedge C．notif0 D．notif1

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第2题

用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。

A．clk B．posedge clk C．negedge clk D．negedge clk

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第3题

用Verilog HDL设计用时钟clk的上升沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。

A．clk B．posedge clk C．negedge clk D．posedge clk

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第4题

【单选题】( )触发器是JK触发器在J=K条件下的特殊情况的电路

A、D

B、T

C、RS

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第5题

请观察下面的触发器。这是一个下降沿触发的T触发器。

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第6题

随着EDA技术的不断完善与成熟，( )设计方法更多的被应用于Verilog HDL设计当中。

A、电路图

B、自底向上

C、自顶向下

D、以上均可

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第7题

JK触发器都是下降沿触发的，D触发器都是上升沿触发的，所以统称边沿触发器。

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第8题

维持—阻塞D触发器是（）。

A. 下降沿触发

B. B.上升沿触发

C. C.高电平触发

D. D.低电平触发

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第9题

使用Verilog HDL描述基本D触发器，输入端为D，CLK，输出端为Q。

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