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[单选题]
在Verilog HDL中，语句“always@(posedge clk)”表示模块的事件是由clk的( )触发的。
A.下降沿
B.上升沿
C.高电平
D.低电平
提问人：网友anonymity
发布时间：2022-01-06
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A．clk B．posedge clk C．negedge clk D．posedge clk
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第2题
用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。
A．clk B．posedge clk C．negedge clk D．negedge clk
第5题
在以下程序中，Clk_50M为频率为50MHz的系统时钟，则下列说法中正确的有()。regClk;reg[31:0]Cnt;always@(posedgeClk_50MornegedgeRst)beginif(!Rst)beginCnt<=1;Clk<=1;endelsebeginif(Cnt>=25000000)beginCnt<=1;Clk<=~Clk;endelseCnt<=Cnt+1;endend
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A、该模块为同步复位
B、该模块的功能是分频器
C、若系统时钟频率为50MHz，则输出Clk的频率为2MHz
D、该程序为时序逻辑电路
第6题
关于以下两段程序,下列说法中正确的是()。(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;
关于以下两段程序，下列说法中正确的是()。
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(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1<=0q2<=0;q3<=0;endelsebeginq1<=2;q2<=q1+1;q3<=q2+2;endendmodule(2)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1=0q2=0;q3=0;endelsebeginq1=2;q2=q1+1;q3=q2+2;endendmodule
A、第一段程序中q1=2,q2=1,q3=2
B、第一段程序中q1=2,q2=3,q3=5
C、第二段程序中q1=2,q2=1,q3=2
D、第二段程序中q1=2,q2=3,q3=5
第7题
moduleLearn8_2(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)begincurrent_state<=next_state;endalways@(current_stateordin)begincase(current_state)S0:beginif(din==0)beginnext_state=S0;op=0;endelsebeginnext_state=S1;op=1;endendS1:beginif(din==1)beginnext_state=S1;op=1;endelsebeginnext_state=S2;op=0;endendS2:beginif(din==1)beginnext_state=S2;op=0;endelsebeginnext_state=S3;op=1;endendS3:beginif(din==0)beginnext_state=S3;op=0;endelsebeginnext_state=S0;op=1;endenddefault:beginop=0;next_state=S0;endendcaseendendmodule()。
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A、该状态机是mealy型状态机
B、状态机的状态和输出仅在时钟上升沿改变
C、该状态机的输出只取决于当前的状态
D、该状态机的输出与下个状态也相关
第8题
下面这段程序中，clk为时钟信号输入，set为复位信号，y1和y2驱动发光二极管，高电平点亮。set置0，待时钟上升沿，同步初始化;之后set置1，开始运行。则下列说法中正确的是：()。
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moduleLearn6_2(clk,set,y1,y2);inputclk,set;outputregy1,y2;rega1,a2;always@(posedgeclk)beginif(!set)begina1<=1;a2<=1;y1<=1;y2<=1;endelsebegina1=(~y1);y1=(~a1);a2<=(~y2);y2<=(~a2);endendendmodule
A、y1在时钟上升沿循环亮灭
B、y1保持常亮
C、y2在时钟上升沿循环亮灭
D、y2保持常亮
第9题
下面是一个状态机的程序。根据程序描述的逻辑功能,下列说法正确的是()。moduleLearn8_1(clk,din,dout);inputclk,din;outputregdout;reg[1:0]Current_state,Next_state;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)beginCurrent<=Next;endalways@(Current_stateordin)case(Current_state)S0:begindout=0;if(!din)Next_state=S0;elseNext_state=S1;endS1:begindout=1;if(din)Next_state=S1;elseNext_state=S2;endS2:begindout=0;if(din)Next_state=S2;elseNext_state=S3;endS3:begindout=0;if(!din)Next_state=S3;elseNext_state=S0;enddefault:begindout=0;Next_state=S0;endendcaseendmodule
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A、该状态机是mealy型状态机
B、该状态机是moore型状态机
C、该状态机的输出只取决于当前的状态
D、当输入为111001时，输出为0111000
